вътрешния FIFO?

[mfarajma]

Здрасти,

Аз не съм работил с Xilinx чипа и преди, аз се чудех дали е възможно да се изгради няколко "относително голям" FIFO's (4Kx8bit) в чипа и колко място бих се occuping за тях?

Аз погледнах в severla документи,,,, но аз съм объркан за едно нещо (и аз не правя имат опит с Xilinx РРОА) Забелязах в virtex Spec.че те са CLBs RAM и блокове, са тези различни ресурси, които могат да се използват, или трябва да използвам,

Бих оценили високо от помощ, съвети и евентуално с връзки, които ми предостави повече подробности,,,

Много благодаря,

Мо,

 

[Git]

"Спартан" и Vertex серията са Брам (блок овен), която е много бърза и удобна за използване като едно пристанище или истинска двойна пристанище.Тя е в блока на 2Kbits на спартанците Видях, може би по-голям от Vertex.Те също така са разпределени RAM, който е в малък (64Byte или по-малко) блокове разпространява в целия чип.В Брам също има паритет, ако го искате.

Погледнете http://www.xilinx.com

Git

 

[TurboPC]

Използването 4Kbit блок RAM (Брам) в Xilinx, можете да направите 4kx8 FIFO използват 8 Брам в 1kx1-битова конфигурация!Използване на разпределени овен не прави никакъв смисъл тук.

 

[it_boy]

Xilinx virtex-II, Virtex Про-II-III и "Спартан семейства са относително BIF памети блок.Всяка Брам може да бъде конфигуриран като 2Kx8bit.Можете да комбинирате две BRAMs и да развие 4Kx8bit FIFO лесно.

 

[samuel_john]

здрасти

FIFO може да се изгради с главни овни и CLBS също .. CLB използва само взетите ресурс ще бъде още ... 16 * 1 бит може да се съхранява в 1 Лут и така повече от 3000 Лут да бъдат похарчени за 4k * 8 и .. други допълнителни ресурси за борба и допълнителна логика за FIFO ...

всеки блок е овен 4k малко двойно овен порт .. така 512 * 8 бита може да се изгради uisng 1 блок овен и така само на 8 овни блок ще бъдат използвани ... заедно с някои допълнителни логика за броячи и др създадена LUTS ...

Спартан "в устройството на максимална широчина конфигурируеми в един блок овен е 16 .. ако Ур широчина продължава до 7, че ще взема 2 blockram ... докато в virtex аз не съм сигурен, но е defenitely повече от 16 .. увеличаване на ширината причини намаляване на дълбочината на блок овен.

Надявам се, че помага

 

[maestor]

is right.

Да, TurboPC
е прав.

В Virtex-II например, BlockRAM е 512x32 -> 2048 x8 ... така че с 2 BRAMs имате 4Kx8bit FIFO.

В 2V3000 за exmple имате 96 BRAMs ... така можете да имате 48 4Kx8bit FIFOs или масивна на ~ 196Kx8bit, ако е необходимо единствено да памет използва външна памет

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />, you mention Virtex, forget about Virtex, they are old :sm11: so start looking to Virtex II o Spartan 2/2E docs.

Здравейте mfarajma,
Virtex, които споменавате, забравете за Virtex, те са стари: sm11: да започнете да търсите за Virtex II О "Спартан 2/2E Документи.

Това е много лесно да Кодекса FIFO (или ASYNCH или синхронизирам) и повечето от синтезатори тези дни ще предположи Брам за вас.

С уважение,

-maestor

 

[zape]

Съгласен съм с TurboPC и maestor за използването на BRAMs за изпълнение FIFO.

Но най-добре и просто решение за изпълнение е FIFO използва Xilinx Coregen FIFOs.Тя е пълна конфигурира по отношение на ширина, дълбочина, знамена ...и ще спестите голяма сума на планирането, както и Xilinx ви дам един поведенчески модел.

С уважение

 

[mfarajma]

Благодаря много за вашия коментар момчета, аз наистина оценявам помощта ви.Аз наскоро започна работа по РРОА, и са били основно работи върху "Алтера" (единственият ресурс мога да намерите тук).Преди това съм правил относително големи проекти, но само симулация (чрез Cadence тренажор / Алтера "Max Plus).
Сега стават някои Xilinx дъски Прави ми впечатление, че са много по-мощен.Ще се търси в тях в повече подробности,,,

PS TurboPC: Вие сте прав факт е, че аз съм малко нова в тази област и за съжаление тук в нашия университет там не са много малко (ако има такива) експерти в тази feild.Така че аз съм вид започва от нулата.

Надявам се да не би имал нищо против иска от мен повече от тези основни въпроси Newbie's.

Много Благодаря на всички.

 

[TurboPC]

Този форум е тук, за да помогне!

Ето някои VHDL код проба за вашия FIFO.Ram.vhd един файл "ще ви покаже как да се обяви за" общи "овен без използване на компоненти, които са посветени на" Алтера "или Xilinx.Другите файл "fifo.vhd" е основен примери FIFO.

Тези файлове са synthetized използване synplify на "Спартан 2,2 д, Virtex2, Startix, ...Аз просто не разбирам защо го използва разпределени овен за Spartan3 ...

Както и да е ...Тя е за демонстрационни цели ...

TurboPC
Съжалявам, но трябва вход, за да видите този прикачен файл