въпрос на симулация с Modelsim

[brianhe]

Аз тичам симулация в партидата режим с Modelsim и изходния код е verilog.
На някои conditon, използвам "разглежда top/sub1/subx/signal1 (3:0)", за да улови най-ниската стойност 4bits на signal1 (63:0) и на изхода го файл.
Но всеки път, аз имам всички 64bits, че не искам.

Как мога да направя, и кой може да ми помогне?
Благодарности

 

[lipton]

Прилича на грешки при мен.Доклад го наставник.