C
calven303
Guest
Здравейте! Аз съм първокурсник в PLL design.i са проектирани PLL в транзистор level.the модел, съответстващ на първата форма на сигнала се осъществява с veriloga, представени като едно сравнение, и време на симулацията е 30u.the верига, съответстваща на втората форма на сигнала се осъществява с транзистори, и симулация време е 3u.according към форма на сигнала, ние можем да видите, че кривата не е линия, но в някакъв миг кривата има различни values.it е по-очевидно в третата фигура, която е част от втората фигура увеличени out.what причини това? допълнително, контрол на напрежението не е стабилен за дълго time.i симулирани схема с време на симулацията на 50u.the амплитудата на напрежението, наистина намалява, но бавно и все още не stable.instead, veriloga модел се превръща в стабилна quickly.the veriloga модел и верига на транзистора basiclly имат същите параметри, както и каква е причината? да ми дадете някакво обяснение и съвети, please.thanks lot.i Съжалявам, че не мога да качите изображението по-голям отношение на най-добрите