времето нарушение в FPGA

[no_mad]

Здрасти

Аз съм с "Алтера" Maxplus2 софтуер за FPGA си дизайн.

.

По време на симулация, са времето нарушения.Аз не съм много запознат с дизайн на базата на FPGA, аз съм използват за проектиране Състав Synopsys, което е ASIC.

Така, в FPGA как U определи тези нарушения времето?

Моля, ме просвети ....

отколкото преди,
-no_mad

 

[Guest]

http://www.xilinx.com/xlnx/xil_ans_display.jsp?getPagePath=5255

 

[no_mad]

Здравейте пф,

Това doesn't насладете се даде достатъчно информация относно начина за решаване на време за настройка.Той само се определи причината за настройка или да имат нарушение време.

Аз вече знам източника на моята графика нарушение.Бих ценим U, ако може да ми каже как да се определи за настройка и задръжте време.

В ASIC, да се определи задръжте време можем да го направим по време на синтез.EX DC черупка ... с "set_fix_hold" команда.

Сега, аз имам никаква представа за това как да я поправим в FPGA.

 

[Guest]

Цитат:Настройка на времето нарушения се коригират по два начина.

Първо, допълнителни буфери могат да се вмъкват да се ускори бавно сигнали.

Второ, ако банкнотите буфер не напълно определят настройка на нарушението,

разположение могат да бъдат повторно оптимизирана.Задръжте време нарушения са определени чрез вмъкване забавяне елементи в бързо пътеки данни.

 

[no_mad]

Отколкото много пф.Наистина го оценявам.

Аз ще се опитам преразглеждане на моята ограничения.