времето въпрос

[CMOS]

в ISE7 в дълбочина настойнически, която се основава на проектирането на хронометър, има нещо объркващо ми .... има две гишета се хранят с 1 CLK източник, от една страна брояч има праг, който ще бъде високо точно когато достигне брояч девет, и то ще отиде с ниско съдържание на следващия нарастващия фронт ... прага на ПИН е свързан към Давам възможност за закрепване на други брояч .. целта на веригата е да се направи второ увеличение борба с 1 всеки път, когато първият брояч надвишава 9 (десето и стотна цифри на секундомер)

Разреши ПИН ще бъде най-висок положителен край за 1 CLK цикъл и втората стъпки в положителна брояч край ... също така, кога ще бъде второто увеличение брояч? Не трябва да има някаква разлика между фаза даде възможност на входа и на CLK вход за да се гарантира, че позволи линия е най-висок положителен край на CLK's?
Надявам се въпросът ми е ясно

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Плача или много тъжен" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Засрамен" border="0" />

 

[echo47]

Вътре в FPGA и CPLD, контра резултати промени малко след часовник нарастващия фронт.Ако проучването всички вътрешни забавяния размножаване и настройка / задръжте изисквания, ще видите, че времето работи се оправи.

 

[CMOS]

това е така, на прага се връща на нула, а втората стъпки за борба с един по едно и също време?

 

[bibo1978]

CMOS маце написа:

това е така, на прага се връща на нула, а втората стъпки за борба с един по едно и също време?

 

[CMOS]

Какво е най-добрият начин за проучване на размножаване закъснения и настройка / задръжте изисквания?Какво ISE инструменти се използват?

 

[bibo1978]

времето анализатор е най-добрият инструмент за ISE, можете да направите статичен анализ на всеки от вас, път може да включва и асинхронно нулиране / предварително сигнали

 

[echo47]

За настройка и задръжте очила за индивидуални джапанки са посочени в информационния лист FPGA.В маршрута закъснения, обаче, се различават с дизайн, така че използвайте анализатор времето, за да видите общото време, като bibo1978 появяват.

 

[dBUGGER]

Здрасти,
Да, няма да има никакъв проблем като даде възможност на сигнала се получава само от определена край часовник и ще бъдат взети проби от гнездото флопа само на следващия ръб часовник.Било то в FPGA или с дискретни елементи закъсненията са винаги по-така, че да няма проблеми на всички.

С най-добри пожелания,