времезакъснението

[Guest]

от кода по-долу

Библиотека IEEE;
Използвайте ieee.std_logic_1164.all;
Орган осветление
Port (datain: в std_logic;
dataout: Няма std_logic
);
Край осветление;

Архитектура RTL на осветление
започвам
процес (datain)
започвам
dataout <= datain;
край процес;
RTL края;

Резултатите показват, че Симулирайте dataout ще datain забавяне от около 15 национални държави.
(Използвайте MAX Плюс | |) Това ли е нормално резултат на FPGA
и
Max Plus | | някои имат опция за пренебрегнете това забавяне, защото е трудно да гледам.
Съжалявам, но трябва вход, за да видите този прикачен файл

 

[yasser_shoukry]

Разбира се за FPGA ще има известно забавяне, но това не трябва да се 15ns всеки път, като тя зависи от FPGA, който използвате.

 

[vs21]

Здрасти,

вместо
dataout <= datain;

ако ф употреба,

dataout <= datain транспорт;

не виждате, че забавянето на продукцията.

С уважение
vs21

 

[Guest]

Какво означава "транспорт" означава?