битов файл ползване

[Guest]

Здрасти,

Аз бях на битов файл на филтър FIR, че аз, предназначени за системата генератор .. аз се опитах да се използва влияние в ISE да свалите този файл късче на FPGA, но тя започва да направи синтез, P & R, т.н. др.отново ....

Как това може да бъде полезна битов файл след това?

също така, как мога да знам къде са входовете и изходите са, ако аз имам този файл, само малко, без да UCF файлове, генерирани ...?

благодарности,

Салма

 

[Guest]

Бих предложил тичане въздействие, тъй като самостоятелен инструмент за външната страна на ISE.(От настолния компютър за Windows: Start, Programs, "Xilinx", аксесоари, Impact. Замести "Xilinx" с каквото име си инсталирате папка.) Не могат успешно да тичам синтез отново, защото не разполагат с изходния код, само на файла малко.

Само с битов файл, че е трудно да се каже много за проекта, като до суровини, производство, логика, и т.н. Това е умишлено за защита на интелектуалната собственост на оригинални дизайнерски.Сигурен, че хората ще ви кажа, че те могат да разглобявате файла малко, но твърде много работа за резултат ще получите.Дори и при успех ще бъде само куп LUTs и провали крив заедно с безсмислени имена мрежа.
Най-добре е да се поиска от оригиналните файлове проектиране от инвеститора.

 

[amitgangwar_vlsi]

че върху посочени поставени можете да получите от simulink модел проектиран ....можете да дадете на едно и също въвеждане на FPGA също.

ако сте с използване на предварително създадени модел, тогава ще има някакво док за това и ако ти си предназначени тогава вие трябва да знаете, че ...Както и да е система ... генератор също генерира теста пейки.така че можете да търсите информация от този тест пейки ..Амит Gangwar

 

[Guest]

благодаря момчета,

Направих си дизайн ...

Знам, че може да генерира netlist HDL и тогава синтезира в ISE но аз искам да се използва възможността за съставяне битстрийм ... аз искам да знам какво да правя с битов файл, генерирани ... то трябва да има някои готовност самостоятелно ползване или иначе те не биха включили тази опция изобщо в инструмент ... дори и аз бях в състояние да го изтеглите на FPGA, как ще го тествам в реално време ... аз знам, че мога да направя хардуер съвместно симулация ..., но това е само една симулация ... Ами ако тя действително трябва да работят и да му дадете входа и изхода от нея получават ...?!

проектирането входове и изходи са известни само на мен, ако аз генерира HDL, предизвика с помощта на UCF мога да знам на кой порт е къде точно на таблото ... но с този битов файл, няма нищо, което да показва, какво е мястото, където .... причина това е единственият файл, генерирани ..

Бях само четене статия в списание Xcell система за генератор, и тя се споменава, че човек не трябва да се запознаеш с HDL, за да го използвате, предизвика ...!!! го прави автоматично генериране на кодаОК, много ... така че как мога аз - "без" всеки хардуер фон-направи тази функция файл малко по FPGA и как мога аз да го тествам в реално време ...?!

благодарности,
Салма