Часовник Делител и подбор

[prabhu.er]

Dear All,

Ето, дадох логика часовник избор.харесвам помагам този Verilog код е добре или не за дигитални ASIC дизайн и този код е добре за синтез?модул clk_sel (
clk1,
clk2,
clk3,
sel_val,
sel_en,

clk_out
)

вход clk1, clk2, clk3, clk4;
вход [1:0] sel_val;
вход sel_en;

clk_out продукция;
тел clk_out;

обл sig_clk_out;присвоите clk_out = (sel_en)?sig_clk_out: 1'b0;

Винаги @ (sel_val или clk1 или clk2 или clk3 или clk3)
/ / В списъка чувствителност дадох всички часовник сигнал, че е вярна
започвам
sig_clk_out = 1'b0;

случай (sel_val)

2'b00:
sig_clk_out = clk1;
2'b01:
sig_clk_out = clk2;

2'b10:
sig_clk_out = clk3;

2'b11:
sig_clk_out = clk4;

по подразбиране:
sig_clk_out = 1'b0;
endcase

приключвам

endmouduleС уважение,
Prabhu

 

[asicdesigner]

Вашият код е глоба за синтез и симулация.