Фен-Out

[Guest]

Какво е най-доброто фен-Out стойност за Xilinx FPGA в синтеза и стъпките, PAR?
На ASIC Видях хора обстановка то около 10 ~ 20, но по подразбиране стойност в Synplify синтез FPGA инструмент е 10000!?Какво не е наред?

 

[echo47]

Аз не знам за ASIC, но Xilinx РРОА не наистина имат fanout граница.Въпреки това, толкова по-fanout, толкова по-голямо времезакъснение, така че вероятно ще искате да ограничите fanout да помогне на рутера постигане на вашите изисквания скорост.

А Xilinx глобалната мрежа часовник е специален - можете да карате всеки тригер в този чип с нето една страна, и време на забавяне ще продължи да бъде много малка.

 

[Guest]

Уважаеми echo47,
какво ще кажеш за 10000?Resonable ли е?

 

[echo47]

В FPGA, часовник fanout от 10000 е честа практика и работи много добре.Синтезът инструменти не би трябвало да намалят fanout часовник до 10000.

Въпреки това, fanout логика сигнал от 10000 ще създаде много бавно ново.Не мога да мисля за никакви практически проект, които ще имат нужда от такава висока fanout, с изключение може би синхронно нулиране на evey флопа в чипа.Виждал съм FPGA дизайни с fanout сигнал на няколко души.Предполагам, че някой може да поиска няколко хиляди души.Предполагам, че 10000 е разумна по подразбиране.Ако имате нужда от различна стойност, можете да го промените.

В Xilinx ISE място и по маршрута инструменти за автоматично ще дублират някои логика, за да се намали fanouts.Въпреки това, тази функция не работи много добре.

ASIC - Не знам.