Техники за отстраняване на нарушенията в настройка на критичния път

[s0shinde]

Привет,
Имам критичния път в моята дизайн.В комбинаторен логика между две flipflops не може да бъде намален още повече да премахнете настройка на нарушения.Всички предложения за това?

 

[eda_wiz]

Увеличаване Drive съдържание на комбинаторни порти, за да се намали закъснението.

въведат леко наклонени между последователните провали за увеличаване на сат часовник (може да се извършва чрез въвеждане на някои буфери в часовник)

Опитайте RETIMING ..кажете си инструмент да направите това

Използвайте по-добре процеса на библиотеката

 

[s0shinde]

Здравейте whizkid,
Аз се опитал вмъкване тръбопроводи и изправяне на йерархична дизайн.Също така е uniquify.Но това все още не отговаря на времето.Работодателят ми не иска да се намали честотата часовник и въвеждане наклонени в часовника между критичния път няма да вмъкнете кос часовник в следващите етапи, но ще трябва да се променя времето в следващите етапи съответно.Дадох тази идея, но управителят на дизайн не е съгласна.Всякакви други предложения.

 

[linuxluo]

Здрасти,
първо, като се използва compile_ultra в DC.след това използва компютър, за да видите, ако нарушението е налице или не.
ако нарушението е само да надвишава ограничение не повече от 5%, просто правя P & R. използват маршрута инструмент за решаване на това нарушение.
и можете да се опитате RTL събират от ритъм да се опита и този инструмент е много скъпо.

 

[rakko]

Ако никой от тези методи на работа след това може да се наложи да се дизайн нарушител блок използване потребителски логика.Видях подобрение на до 30% между стандартната логика и логиката обичай.

 

[zyphor]

то зависи кой етап сте инча

Ако сте в синтеза на сцената.можете да подредите код, или стратегия за промяна синтез.

Ако сте в етап април, можете да изберете клетката е преход е голям и увеличи своя размер да се намали закъснението.

 

[eexuke]

Здрасти,
Мисля, че трябва ръчно ECOs.You може да опитате, както следва:
1) проверка на разположение в оформлението си, поставете съответните клетки логика в близост до колкото можете
2) да проверяват маршрута, можете да използвате двойна ширина маршрута за намаляване на някои мрежа забавяне
3) за употреба resynthesis логика, като комбинират два INV един BUF
4) В началото & Късно часовник са ефективни начини, но за коса ......

 

[linli]

клиент логика / клетка е добро решение за този вид проблем.

 

[sandusty]

Здравейте, s0shinde:

Кой етап сте в дизайна?Може би искате да използвате:

Глупак оразмеряване
Глупак вмъкване
Донесете критични сигнали в близост до мивката,
Писта репликация (ако това е по разположение проблем)
Логически пренаписване (споменати в ЕКО на eexuke представена по-горе)
Wire оразмеряване (близо до източника, в противен случай увеличение R, C в същото време, вие няма да получите по-добри резултати)
Cut fanouts и изграждане на едно дърво
Re-оформление на някои от жиците на ниските R / C слоеве
Премести край часовник, ...

От coures, промяна технология, fundry, клетъчни Lib, тръби, преградни блок, archecture и спец. ще бъде много полезно ...

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />Последно редактиран от sandusty на 21-ви април 2004 2:53; Редактирано общо 1 път

 

[sandusty]

BTW, искаш ли да се промени с капаче база дизайн и използване на кражба на велосипед?