Съмнение относно случай изявление в VHDL / Verilog

[harisachin]

Често използвани случай на информацията: Дело my_signal е, когато => ...; когато б => ...; когато другите => ...; края на делото; Има ли някаква разлика между по-горе код и следния код, в гледна точка на синтеза на оптимизация? Дело "1" е, когато (my_signal = а) => ...; когато (my_signal = б) => ...; когато (други) => ...; края на делото; дойде да се знае от 1 старши лице в индустрията, че този код всъщност е предимство за някаква причина. Не бях в състояние да получите причината от него поради обстоятелства. Той каза, че кодът на 1-во ще syntheisze в повече за сравнение ... Може ли някой моля да ми помогне да намерят причината, поради която 2-ри код е по-добре от 1-ви?

 

[permute]

Тази връзка ще ви обясни някои от това: http://www.sunburst-design.com/papers/CummingsSNUG1999Boston_FullParallelCase.pdf

 

[TrickyDicky]

това изглежда като VHDL. В VHDL, изглежда доста безсмислено. случай "1" има само една опция (когато нещо = '1 '). И случаите arnt законно провеждане на това, защото те оценяват вярно / невярно, който е различен вид от малко '1 '. Сега, това може да са помогнали в дни, когато camparaters струва по-големи суми на логиката по отношение на процента, но сега-adays със съвременна апаратура е много много по-добре да напише код, който има смисъл, а не се опита да спаси нечетните Лут / да се регистрирате тук и там.

 

[FvM]

Втората конструкция е нито юридически VHDL, нито Verilog синтаксис, така че това не е точно ясно, който разлика сте се отнасят до. В контраст с Verilog VHDL не знае паралелни случаи (припокриващи условия). И накрая, ако Двете конструкции са функционално еквивалентни, те най-вероятно в крайна сметка в едно и също ниво на порта netlist duting синтез.