Спешни Verilog въпрос, моля помощ.

[tiger_shark]

Здрасти!

В VHDL, можете да използвате родови и използване на линия за конкретни примери различен брой модули, ако е необходимо.В синтезатор тогава ще се разгръща на линия и за основно копират кода, както се изисква.

Моят въпрос е: Трябва ли по същия начин и Verilog?Например, имам submodule My_MODULE и аз трябва да го конкретни примери Х Х времена, когато е определен като параметър (фиксирани).Тогава как би именуване за тези, генерирани модули ще бъде?

Много благодаря
TS

 

[gliss]

Мисля, че в Verilog да се направи това, е много по-прости.За Verilog, може да искате да опитате нещо като това:

Код:

модул higher_module / / модул, за да определи конкретни примери на My_MODULE

параметър х = 10; / / обяви Параметър X, поставям то към 10

въвеждане на [X: 0] A; / / създаване на въвеждане на пристанищата за My_MODULE

продукция [X: 0] б / / създаване на продукция на пристанищата за My_MODULE

My_MODULE xmod [X: 10] (б, а); / / създаване на масив от 11 My_MODULES и свързва пристанищата

endmodule

 

[fahadislam2006]

Здрасти ...Чувствам се ф са направили VHDL и сега новото в Verilog ...същото като мен ...

Така че първата ф трябва да се намери и clerify от основните разлики между тези две ...за, че аз имам този файл ...Съжалявам, че не съм като неговата връзка ...

Той също така ръководство за примка ...
Съжалявам, но трябва вход, за да видите този прикачен файл

 

[tiger_shark]

Здрасти,

Благодаря за посъветва.Как, ако въвеждане на модул My_MODULE себе си е един вектор [N-1], B [M-1]?Тогава как бихте определили а, б?

Благодарности
TSAdded след 25 минути:още един въпрос:

Ако submodule MY_MODULE има параметър, как мога да използвам defparam за определяне на стойността на всички копия MY_MODULE инстанция?

Благодаря за помощта,
TS//------------------------------------------------ ---//
примерен код, че аз работя с:

модул adder_generic (a_in, b_in, c_out);
параметър NUM_OF_INST = 30;
параметър ширина = 14;

вход [NUM_OF_INST * ШИРИНА-1: 0] a_in;
вход [NUM_OF_INST * ШИРИНА-1: 0] b_in;
продукция [NUM_OF_INST * ШИРИНА-1: 0] c_out;
Аз цяло число;за (I = 0; I <NUM_OF_INST; I = I 1)започвамdefparam adder_inst . ширина = ширина;приключвамехидна adder_inst [NUM_OF_INST-1: 0] (a_in, b_in, c_out);endmodule