Специални брояч: набор & нулиране предизвикани от нарастващите край на п

[Danielye]

Може ли тази борба може да се прилага?

Тази борба има три вход, Reset (ясно), определена (стоп на гишето), часовник,
Искам всички тези количества може да предизвика контра от повишаването на ръба.
Как да приложат тази логика?Може ли някой любезно предостави кода VHDL?

Благодаря много!

 

[Black Jack]

Danielye написа:

Може ли тази борба може да се прилага?Тази борба има три вход, Reset (ясно), определена (стоп на гишето), часовник,

Искам всички тези количества може да предизвика контра от повишаването на ръба.

Как да приложат тази логика?
Може ли някой любезно предостави кода VHDL?Благодаря много!

 

[Black Jack]

8-битов нарастващия фронт на брояч с синхронизирам.нулиране, предварително зададени
Код:IEEE библиотека;

употреба ieee.std_logic_1164.all;

IEEE.std_logic_unsigned.all употреба;

IEEE.std_logic_arith.all употреба;лице брояч

порт

(

CLK, комплект, RST: в std_logic;

брой: Няма std_logic_vector (7 downto 0)

);

края брояч;архитектура се държи на брояч

CNT сигнал: std_logic_vector (7 downto 0);

започвам

процес (CLK, CNT, RST, в стаята)

започвамIF (clk'event и CLK = '1 '), тогава

IF (RST = '0 '), тогава

CNT <= (другите => '0 ');

ELSIF (SET = '0 '), тогава

CNT <= (другите => '1 ');

в противен случай

CNT <= CNT '1 ';

крайна сметка, ако;

крайна сметка, ако;

край процес;

брой <= CNT;

края поведение;

 

[Git]

Можете да използвате един Дж. флип флоп да направя това.Просто плъзнете в едно схематично и да видим какво тя генерира код за една идея как да го приложат в VHDL.
Код:архитектура поведението на fjkc е

започвам

процес (C, CLR)

започвам

ако (CLR = 1), тогава

Q <= 0;

ELSIF (В случай и C = 1), тогава

ако (J = 0), тогава

ако (К = 1), тогава

Q <= 0;

крайна сметка, ако;

в противен случай

ако (К = 0), тогава

Q <= 1;

в противен случай

Q <= не Q;

крайна сметка, ако;

крайна сметка, ако;

крайна сметка, ако;

край процес;

края поведенчески