Смесени Симулация на дизайн (VHDL и Verilog)

[Mirzaaur]

Уважаеми колеги, аз трябва да симулират моя дизайн с друг дизайн, който вече е направено в Verilog. модул в Verilog ще комуникира с дизайн в VHDL. Направих симулация на дизайн ми в VHDL, с помощта на стенд за изпитване, но поради практически причини, аз трябва да се използва друг проект в същия тест. КАК ДА ИЗПОЛЗВАТЕ дизайна (Verilog) в дизайн, VHDL СИМУЛАЦИЯ? Моля съветва, някакви съвети, ВСЯКАКЪВ ВИД НА LITRATURE? благодаря предварително, Мирза

 

[semiconductorman]

Повечето симулатори сега подкрепа смесен режим simultaion. Можете да инстанциира VHDL модул вътре Verilog или обратното. Когато compling дизайна се уверете, че сте го компилирате в правилния ред. И, E, ако VHDL модул е например в Verilog, събират цялата си VHDL файлове и след това ви Verilog файлове. След това просто се компилира като usaul.

 

[anilkumarv]

Използвайте смесени симулатори език, например synopsys има инструмент, с име VCS MX, в която кодове на Verilog и VHDL може да бъде съставен и sumulated заедно (виж PDF файлове за команди)

 

[go4sandesh_vsn]

в зависимост от това кое Ур инструмент симулация използва ... уверете се, че ако го поддържа смесени HDLs (в днешно време повечето от тях )..... N просто следвайте свързаните с него документация ..... особено за Modelsim, можете да следват "modelsim_user.pdf" файл ... има цяла глава, посветена на смесени симулация Lang .... се надявам, че помага