$ Системен монитор задача в Verilog

[ASIC_intl]

Защо е $ монитор, винаги е написано вътре начален блок?

 

[zjushmily]

Verilog синтаксис ....

 

[ASIC_intl]

Verilog синтаксис не се каже, че $ монитор винаги ще бъде вътре начален блок. Синтаксисът само казва, че около $ монитор.

 

[kulkarni_saurabh]

Hi ASIC_intl, $ монитор, след позоваване на постоянен мониторинг на стойностите на променливите / сигнали, посочени в списъка с параметри и показва всички параметри в списъка, когато стойността на всяка една от променливите / сигнали промени. Тъй като тази система задача непрекъснато следи стойностите, тя трябва да бъде ползвана само веднъж и по този начин, тя обикновено е използвана в първоначалния блок, тъй като първоначалното блок е също да се извършва само веднъж по време на дължината на симулацията. Въпреки това, не е необходимо да бъде ползвана през първоначалното блок $ монитор изявление. Можете да се позовават на нея процесуални блок (както винаги блок). В действителност, тя може да се ползва няколко пъти във връзка с $ monitoron и $ monitoroff отчети. Се надявам, това помага. Поздрави, Saurabh

 

[madhavisai]

Той се използва, за да видите изхода в текстов формат на конзолата

 

[ramana459]

Ние можем да използваме $ монитор и $ дисплей в Verilog Това $ монитор ще покаже изход, когато променливите се променят стойностите по отношение на времето, $ Дисплеят е като printf изявление в C език.