Система Verilog RTL въпрос.

[vizpal]

Здравейте, аз съм на работа за проверка проект SV.Искам да получите достъп до някои вътрешни RTL сигнали в моя Testbench.Как става това???

Дойдох в "$ корен" в SV, но не съм сигурен как да го използвам!

Някой може ли да ми обясни как това може да се направи ...

Ако е възможно дайте примери ...

Благодаря предварително!!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[aji_vlsi]

Точно като обикновен Verilog - използване ABCD

Ajeetha, CVC
www.noveldv.com

 

[veeramuthuece]

ако искате да получите достъп до някои променливи във вътрешността на RTL от testbencs.
което трябва да направите hireracial като референтна
tb.dut.internalblock.signal

 

[vizpal]

Може ли да определи това като част от интерфейса файл????

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Идея" border="0" />

 

[vpk]

mybe чрез добавяне на testpoints ...

 

[shobhitk]

Използвайте hireracial имената на сигнали

Top_Level.mid_Level.lower_level.Signal_name

 

[xuanzhu]

но това е много лошо симулация стил, защото, ако дизайнът е бил синтезирани, някои сигнали, ще изчезне и ще трябва да модифицирате testbench.Най-добрият начин е да ви отношение на дизайна като BlackBox, и поставете някои свойства и твърдения в RTL вашия код, за да ви помогне Debug