Синтактична грешка при използване на призрака на симулация Verilog-файл

[Julian18]

Здравейте, има
Аз съм много нов в Verilog-A област, така че носят този прост въпрос.Аз съм runing проба Кен и задръжте пример и да получи грешка подобен по-долу:
Цитат:Открита е грешка по време на призрака AHDL чете-ин.

"sh.va", ред 5: "'<<--? включват "discipline.h" "

"sh.va", ред 5: Грешка: синтаксис грешка

"sh.va", ред 11: "електрически ,<<--? Pin Нин, Pout, Ноут;"

"sh.va", ред 11: Грешка: синтаксис грешка