Симулиране PAR модел

[snake0204]

Здравейте всички,

Когато се опитам да симулира PAR модел на дизайна, не ми е работа.Аз съм с Xilinx ISE да направите място и маршрут и modelsim за симулиране на модела.Аз ограничени ми дизайн да се движи с 100mhs, който е поставен световен натиск върху моя блок.Ето код за прости ми ехидна верига.Всички сигнали подложки форма IO са регистрирани при съм CLK край.Аз съм нов в тази област, и току-що започна проучване на нещата.

Началото на сигнала е високо за съм ръб, за да стартирате блок и режим на ниско на следващия съм край часовник.

Всяка помощ моля Благодаря!

- Този процес на въвеждане на регистрация на всички данни и управляващи сигнали
IP: процес (CLK)
BEGIN
АКО СЛУЧАЙ CLK "И CLK = '1 'после
АКО RST = '0 'после
START_REG <= '0 ';
D1 <= (Други => '0 ');
D2 <= (Други => '0 ');
ИНАЧЕ
START_REG <= начало;
D1 <= Data1;
D2 <= data2;
Крайна сметка, ако;
Крайна сметка, ако;
КРАЙ процес;

- Това е процес, ограничен държавната машина, която контролира целия блок
PP: процес (CLK)
BEGIN
АКО СЛУЧАЙ CLK "И CLK = '1 'после
АКО RST = '0 'после
ДЪРЖАВНА <= IDLE;
ИНАЧЕ
Дело за държавна СЕ
КОГАТО IDLE =>
АКО START_REG = '1 'после
ДЪРЖАВНА <= Добави;
ИНАЧЕ
ДЪРЖАВНА <= IDLE;
Крайна сметка, ако;
КОГАТО ADD =>
АКО START_REG = '1 'после
ДЪРЖАВНА <= Добави;
ИНАЧЕ
ДЪРЖАВНА <= IDLE;
Крайна сметка, ако;
КРАЙ случай;
Крайна сметка, ако;
Крайна сметка, ако;
КРАЙ процес;

- FSM резултати
OUP: процес (държава)
BEGIN
ADD_EN <= '0 ';
Дело за държавна СЕ
КОГАТО IDLE =>
NULL;
КОГАТО ADD =>
ADD_EN <= '1 ';
КРАЙ случай;
КРАЙ процес;

- ехидна верига
REG_P: процес (CLK)
BEGIN
АКО СЛУЧАЙ CLK "И CLK = '1 'после
АКО RST = '0 'после
DATA_OUT_REG <= (Други => '0 ');
ELSIF ADD_EN = '1 'после
DATA_OUT_REG <= D1 D2;
Крайна сметка, ако;
Крайна сметка, ако;
КРАЙ процес;

 

[Guest]

Защо се опитваш да се симулира PAR модел?Ако срещате проблеми с действителните дизайн?

Обикновено, ние никога не се опитват да симулират PAR модел.Вместо това, ние функционална симулация на HDL себе си код и след това се позовава на времето ограничения за сключване на FPGA ще работят при висока скорост.(Ние не симулира PAR модели, тъй като тече твърде бавно и се твърде много усилия, за да се работи.)

Ако не сте го направили функционална симулация, аз ще започна с това.В дизайна Xilinx, ние трябва да включва "glbl.v", за да получите на проекти, за да излязат от рестартиране.Ние също трябва да включва няколко от библиотеките симулация Xilinx като unisim и simprim библиотеки.Вземи функционална симулация работи първо, преди да симулира справяне с модели PAR.
Публикувай обратно точно какво е състоянието на сигналите са: Те вкараха най-високо-Z, най-"1" или '0 'или неизвестен, известен още като "X".

 

[snake0204]

Благодаря за отговора ....

Аз нямам никакви проблеми с функционалната си симулация то работилница глоба.Аз се опитвам да се симулира модел PAR само за да се уверете, че всичко работи.

Аз включени всички simprim библиотеки unisim симулация форма Xilinx не този голям проблем на Xilinx ISE инструмент е, че за мен.

моля погледнете в другия ми пост http://www.edaboard.com/viewtopic.php?p=1012610 # 1012610
къде съм написал фигура симулация на вълните, е налице ФЩМ в моята дизайн, който ключове състояние, когато е налице сигнал на проекта за съм CLK край, можете да видите в началото на сигнала ще висока съм на ръба и спад на следващия съм край, но държавата е остава същото.

АКО СЛУЧАЙ CLK "И CLK = '1 'после
АКО START = "1" и след това
ДЪРЖАВНА <= NEXT_STATE;
ИНАЧЕ
ДЪРЖАВНА <= CURRENT_STATE;
Крайна сметка, ако;
Крайна сметка, ако;

Номиналната симулация работи добре, когато не изпускайте сигнал за ниско в началото на следващия ръб.