Ръководството Място и път

[sandeep_sggs]

Уважаеми всички, Може ли някой да ми каже какво е значението на ръководството "място и маршрут" в Xilinx инструменти (използвам xilinx9.1) и как да го направя в ПОДРОБНОСТИ! Е ръчен процес наистина полезно като се има предвид добро място и алгоритми маршрут вградени в инструменти и продавач `. Аз може и да греша, така че моля да ми поправи, ако това е така! Всеки добър документ за тази тема е добре дошъл. Plz направи възможно най-рано ..

 

[pini_1]

Понякога, когато си дизайн достига високи използване, инструментът може да имат трудности в мястото и маршрута процес. Така че малко помощ от дизайнер е необходимо. Най-малко два подхода съществува. Единият вариант е ръчно да направите цялата проблемни код. Ако кодът е твърде голяма, този подход може да се отнема много време в отстраняване на грешки и поддържане. Друг подход би могло да бъде само леко да помогне на инструмент. Ето един пример от един бивш мой дизайн използва XILINX с използване на 96%. 1. Ръчно намерите FF устройства от основните секвенсер в средата. 2. Всички сили бавно логика като LED логика да бъде в страна (далеч от центъра). 3. Опитайте с няколко семена и вижте разнообразни резултати. VHDL / Verilog / XILINX гръб примери в http://bknpk.no-ip.biz/

 

[farhantariq]

Е, скъпи Сцената е само, че продавачът такса е Генерален thats tool.ya какво професионален дизайнер, но Взаимодействие Направете го по-конкретни и ефективни.

 

[sanjay11]

тя винаги помага, ако най-малко дизайн блокове се поставят ръчно (в близост до техните съответни Йо). Това намалява натоварването на инструмента до голяма степен и да се постигне по-добре времето. Не всеки сигнал и модул трябва да се обработват ръчно. Високопоставен ниво разположение за употреба на блокове (ръководи място и път) в резултат на по-малко време за работа също.

 

[victoria_jitesh]

Някои какво трябва ДА СЕ СЧИТАТ ВРЕМЕ МЯСТО И ПЪТ джапанките са почти безплатно в РРОА В РРОА, площта, използвани от даден дизайн е обикновено се определя от размера на комбинаторни схеми, а не от броя на IP-OPS. Цел за използване на 80-90% от клетките в един чип. Ако сте използвали повече от 90% от клетките в един чип, а след това на мястото и по маршрута програма не може да бъде в състояние да се маршрута на кабели за свързване на клетките. Ако използвате по-малко от 80% от клетките, а след това вероятно: има оптимизации, които ще увеличат производителността и все още позволяват на проектиране да се поберат на чип, или сте прекарали твърде много човешки усилия за оптимизиране с цел ниска площ, или както е възможно, опитайте да гарантира, че всички ПР и ОП използвайте същия часовник, а след това часовник часовник не налага никакви ограничения за това къде мястото и маршрута инструмент поставя IP-OPS и порти. Ако различни IP-OPS използват различни часовници, след това IP-OPS, които са близо един до друг вероятно ще се изисква да използват един и същ часовник. Използвайте само единия край на часовника сигнал