Разлика между Синтез времето доклад & Симулация

[FINALFANTASYFAN]

Xilinx ISE 10,1 докладите, че моята дизайн T-часовник за настройка = 15.598ns и най-дълъг (критичен) пътека отнема около 14ns.Но времето симулация в ModelSIM се обърка, нищо не променя техните стойности, когато се движат по часовник на 50Mhz (период = 20ns).Ако часовник е 20MHz, всичко е наред, резултатите са чудесни.

Така синтеза графика доклад е твърде ненадеждни, не е тя?Тъй като "пазач период" е около 5ns към реалните часовник цикъл (20ns)

PS: Свалих този дизайн в борда, но той не е работа на 50MHz

 

[dcreddy1980]

Знаете ли правилно backannoate на SDF файл в gat ниво netlist whicle вървят симулация

 

[FINALFANTASYFAN]

Uhm, аз мисля, че го направих.Това не
е 1-ви път го направих графика симулация, просто използвайте Xilinx ISE 10,1 да генерира primetime (портата ниво) netlist и обратно-поясняват SDF файл, преди да правите симулация в ModelSIM, нали?Пропуснах ли sth?Uhm, сега, дизайн, който е преминал през времето симулация, прави каша върху реални борда вървят.Това е приложение за обработка на изображението с малко памет манипулации.След вземане на сигурни, че паметта е initialized, аз натисне старт.Но всички неща, които имам е напълно изчиства паметта, които в действителност трябва да бъдат филтрирани изображение.Смятате ли, какво причинява това?PS: Благодаря за вашето предложение.