Проблем VIRTEX 2 PRO => "и" става "или

[wouterdetuinkabouter]

Привет,

I'me завършва тази година и heve MEK за работа с Xilinx Virtex 2 Pro XC2VP30.Ние използваме Simulink за създаване на VHDL файлове.
Ние имаме нещо странно става.Когато една програма "и" в Simulink и ние го генерира и я свалете на virtex Тя работи като "или".
Ние се опитахме с друг FPGA (SPARTAN 3) и на "Спартан" всичко работи добре.
Имам публикувани също така генерираните файлове.
Може ли някой да ми помогне?Поздравявам

 

[wouterdetuinkabouter]

Ние намерихме вина.
Светлинните индикатори трябва да се определи с "0" вместо "1".
Така "и" става "или"
За съжаление хора!

Поздравявам