Проблем с Xilinx FPGA във верига режим маргаритка

[dandynee]

Здравейте, всички, имам Xilinx FPGA борда с 2 V2P-70 в режим на маргаритка верига. и сега аз само трябва едно FPGA да работят, в моя случай, на втория FPGA, и Открих, когато аз надолу натоварване на битовата файла в нея, тя няма да работи, но то ще мине проверка и ако аз изтегляне на второ FPGA след Първо, той ще работи. Може ли някой да обясни това с мен? Предполагам, че има нещо за веригата на маргаритка, че аз не знам! Благодаря предварително! относно D. Nee

 

[freeinthewind]

Казах на ф моя опит. Често пъти аз използвам FPGA на "Алтера",. Когато използвах няколко РРОА, свържете всички FPGA "config_done" сигнал заедно, ако всички РРОА са confurated успешно, те ще облекчи техните "config_done сигнали. След това сигналът ще бъде изтеглен от външна съпротива. Сигналът стана високо ниво. ако РРОА откриват високо ниво, те ще themself инициализира и да влезе в режим на на потребител, тогава те могат да работят effiently. Мисля, FPGA Xilinx работи по този начин. това е моята идея.

 

[wilbert_hj]

[Цитат = freeinthewind Казах на ф моя опит. Често пъти аз използвам FPGA @ ltera. Когато използвах няколко РРОА, свържете всички FPGA "config_done" сигнал заедно, ако всички РРОА са confurated успешно, те ще облекчи техните "config_done сигнали. След това сигналът ще бъде изтеглен от външна съпротива. Сигналът стана високо ниво. ако РРОА откриват високо ниво, те ще themself инициализира и да влезе в режим на на потребител, тогава те могат да работят effiently. Мисля, FPGA Xilinx работи по този начин. това е моята идея. [/ цитат] какво е казано по-горе е прав. Всъщност, аз предназначени тест съвет със 7 XC2VP70, в една верига на маргаритка преди половин година, той работи много well.when изтеглите битов файл един по един ръчно, FPGA ще работи, само ако всички битовите файлове са били downloaded.i измерва IO щифтове преди завършването, напрежението IO не е обвързана с всеки нормален стандарт напрежение.

 

[dandynee]

Благодаря на всички момчета, така че имам един друг въпрос, защо аз трябва да изтеглите секунда след първата, че на борда ще работи и ако за първи път изтеглите втората FPGA и след това надолу първата, тя няма да работи или? Много благодаря! ДВУСТАЕН

 

[dandynee]

изключете направи сигнал от роб FPGA, както на FPGA могат да бъдат програмирани от JTAG и багажника право незабавно, това е така, защото на стартовата последователност на FPGA, мисля. Когато FPGA е програмиран, че ще пусне направи и след това открива направили щифт да се провери дали е висока или не, но роб FPGA все още не е програмиран, така че ще дръпнете направи ниско, това прави FPGA капитана да се изчака , това е начинът, когато JTAG режим, мисля, че. и когато става въпрос за режим бала, аз наистина не може да разбере когато disconect извършената на роба FPGA, капитанът успешно ще се зарежда от първата PROM (направили става високо), и тичам веднага, но когато е свързан извършената ще никога не стават високи. така че какво не е наред? Някой знае ли дали е правилно да поколение MCS файла отделно като първата бала за майстор FPGA и каскадни бала за роб FPGA?