U
univer_solar
Guest
Здравейте всички, имах проблем, когато се използва BuildGates Синтез инструмент. Аз внос Verilog файл, времето библиотека (TLF) и да се синтезира и оптимизиране на моя дизайн. Но когато пиша да netlist, че не може да се разтвори моя дизайн в STD клетки. В netlist файла ми се извика също и много инстанция и ПИН на картата, когато викам в топ ми модул. Ex: kenh8 A8 (th_clock (CLK), th_reset (th_reset), часовник (kenh8), база (база), data_adc (ADC), rptc_cntr (rptc_cntr), pwm_pad_o (pwm_pad_o8), selsource (.... selsource8)); kenh7 A7 (th_clock (CLK), th_reset (th_reset), часовник (kenh7), база (база), data_adc (ADC), rptc_cntr (rptc_cntr), pwm_pad_o mainclk U1 (часовник..... (CLK), нулиране (th_reset), kenh1 (kenh1). kenh2 (kenh2), kenh3 (kenh3), kenh4 (kenh4), kenh5 (kenh5), kenh6 (kenh6), kenh7 (kenh7 ...), kenh8 (kenh8), база (база), rptc_cntr (rptc_cntr)) Аз също се schamtic от този инструмент и за свързване е правилен, Pls ми помогне да решим този проблем Благодарение...