S
skycanny
Guest
Здравейте, всички момчета Използване на инструмент за развитие, предоставени от "Алтера", генерира LPM DCFIFO като VHDL, чиято дълбочина е 128 и чиято ширина е 16 бита. Тогава инстанция този DCFIFO в най-високо ниво VHDL файла, и има само този DCFIFO компонент в този най-високо ниво VHDL файла. Аз предварително симулация от Modelsim, резултатът е ОК. След изпълнение на дизайн на Cyclone II семейство устройство, правя simulaiton пост от Modelsim, както добре. Въпреки това, резултатът след симулация има някои проблеми. Първо, първата дума, след като "активна" rdreq трае 2 "rdclk" часовник. На второ място, след "rdreq" неактивни и активни отново, един данни губи. Аз правя същото. с изключение на циклона, Stratix семейство устройство, след симулация е добро. Така че, аз не знам на важни съображения за тези проблемни. Ако игнорирате тези проблем, DCFIFO LPM доза работи добре на действителните Cyclone II устройство семейство. Всяка помощ ще бъдат оценени!