Преобразуване verilog RTL да verilog NETLIST

[andrepandi]

.

from a Verilog RTL code

?

Знаете ли някакъв начин да се създаде Verilog-базирани NETLIST

от Verilog RTL код?Аз искам да го използвам за Xilinx FPGA.
Всъщност, аз видях в Xilinx ISE, че "след мястото & маршрут симулация модел поколение" създава нещо подобно на това, което възнамерявам да направя.Но тя е готова (явно) за симулация цели, и затова се използват симулационни модели на флип-flops и други компоненти.

Всъщност,
бих искал да има verilog файл, който има само LUT-те години, FF-те
години и други примитивни случаи.

Има ли някакъв начин да генерира такива файлове от за пример. NGC netlist?

 

[ljkong]

Да.Вие можете да го получите.
след като синтезира своя дизайн, можете да изберете файла продукция, която може да бъде edif или verilog или vhdl.
при или след място и маршрутизация, не можете да я получите.
Вие може да искате да ви искат по този начин.
успех.

 

[dBUGGER]

Здрасти,
можете да получите vhdl / verilog / edif файл след синтез, но които ще се състоят само от primitives като FF, LUT MUX др.Въз основа на архитектурата на целевата FPGA ...Но това е много dificult да се тълкува като там ще има хиляди взаимовръзки ...

С най-добри пожелания,

 

[andrepandi]

Здравей ljkong, вие сте прав.Аз не искам да имам пост номинална netlist, само след synt или след превежда.Но аз не откри никаква възможност в ISE 7,1 за промяна на изхода netlist тип.Може ли да ми всякакви съвети?

Всъщност аз не знам наистина, в която фаза върши XST прилагат областта ограничения.Превод, карта или просто по номинална?

Това не е проблем за мен, ако в резултат netlist зависи от някои FPGA семейството, така че netlist може да се преведе като след добре.

 

[ljkong]

Всъщност, не използвайте XST.Просто използвайте Прецизност RTL или Synplify.тези SW имат outfile какво искаш.Аз не съм сигурен дали XST има тази функция.
и XST е един RTL синтезатор, така че зоната ограничения не се използват за това.
я обработи вашето дизайн на логиката ниво.
в edif файл, използвайки Loc атрибут за определяне на позицията на логиката.

след синтезиране, можете да получите edif, vhdl или verilog outfiles.
след превода, можете просто да получите на НПО или ngd outfiles, която е специален формат Xilinx.Никой не може да го прочетете.
след maping, можете да получите ncd файл, който е от xilinx.
след PR, xilinx предоставят xdl файл, който може да се чете като дизайнер.но тя е толкова трудно да го прочетете.

успех.

 

[anjali]

Здравей andrepandi, Вие можете да промените изхода netlist тип в ISE, чрез промяна на свойствата на "PAR" етап.

в ISE, там е една стъпка "PAR"
Докато изграждането на project.by правото върху PAR раздела, ние можем да получите свойства.има една опция "изход netlist тип" с опции edif, verilog, vhdl.по подразбиране edif ще бъда там.Добавени след 38 секунди:
Здравей andrepandi, Вие можете да промените изхода netlist тип в ISE, чрез промяна на свойствата на "PAR" етап.

в ISE, там е една стъпка "PAR"
Докато изграждането на project.by правото върху PAR раздела, ние можем да получите свойства.има една опция "изход netlist тип" с опции edif, verilog, vhdl.по подразбиране edif ще бъда там.

 

[MC & FPGA]

Здрасти,
isthere никакъв начин да се интерпретира vhdl (синтезирани код) netlist да RTL код?

 

[andrepandi]

Здравей ljkong,
Thx за съвети, аз успях да създам verilog netlist с Synplify.
Тя работи добре, аз мога да я внос в ISE.
Thx.MC & FPGA,
Мога да получа ISE да тълкува netlist код лесно.