M
mailkit
Guest
Здравейте всички,
Надявам се, всички са добре.Аз съм студент и Естония са били поканени да изработят дизайн на 32-битов Статично CMOS Адер с минимална площ Забавяне-квадрат на продукта.Ами аз съм гледам за някои идеи и ще помага на мен да започнете.Всеки вид помощ би направил много за мен.
Някои бележки даде на мене.
Целта е да създадете грозен 32-битов усойница, използващи статични клетки CMOS, което е минималната стойност на AD2 заслуги (Area.Delay2 продукт.) Вашият архитектура ехидна може да бъде всеки един от логаритмична (дърво) усойница, например, Брент Кунг-или Ladner-Фишер ехидна.Можете да алтернативно изпълнение на променлива дължина ръчен байпас ехидна или variablelength пренос нарастване ехидна.Изборът е ваш.Бонус кредитна отива на тези проекти постигане на минимална стойност AD2.Използване на динамични схеми логика или всякакъв вид pipelining е строго забранено.
На входа на ехидна да са вход (C0) и операнди А (A1 до A32) и В (В1 да B32). Резултатите от усойница са бита сума мощност (S1 да s32) и изходящи извършва (C32 ).Да приемем, че сумата и крайни резултати да има fanout от 4 натоварване, т.е. всеки е управление на капацитивен товар от 4Cinv, където CINV е портата капацитет на минималния размер на статични-инвертор, където (W / L) P = 2 * ( Ш / Д) n.
Примерен дизайн стъпки
(а) да разглежда различните архитектури ехидна и изберете този, който мислите, че ще имат най-добри цялостни резултати от гледна точка на AD2 фигура на техните качества.
Съвет: Може да искате да изпълнява сива кутия и черни елементи кутия и логика
буфери (виж бележките adders лекция за определяне на тези кутии), екстракт и
характеризира всеки за бързина и област, както и използването на информация за оценка на AD2
стойност за целия проект.Това ще ви позволи да изберете най-добрата целева
архитектура в началото на деня, без да се налага да минават през времето промяна архитектура консумират
след цялостно оформление.
(б) конкретни примери и Floorplan различните сиви и черни кутии, както на съответната мрежа ПГ архитектура като компактно, колкото можете.Уверете се, че да се включат клетки, които се изчисли побитови пропагандира и генериране на сигнали и клетките, които се изчисли сумата бита и крайния извършват късче (C32).
(в) Свържете различни клетки, докато се опитва да сведе до минимум тел дължини на вашия времето критичните пътища и да минимизират площта на правоъгълник, че ви обхваща цялостното оформление дизайн (всичките си клетки и пренасянето включително мощност и парапети от земята.) площта на тази Ограждащите правоъгълник минимум ще определи стойността пространство в AD2 показател.Можете да транзистори размер, поставете буфери, направете пренасочване, входно повторно подаване на заявки и др, с цел да се намали най-лошия случай забавяне размножаване от изпълняват в продукцията малко, че е в стаята (закъснението е най-вероятно от C0 за s32. ) Това е направено в магия.
(г) Извличане на оформление, за да IRSIM и проверка на функционалността на вашия ехидна помощта на стенд за изпитване.Ние ще ви предоставим с голям набор от типичен ритъм на въвеждане.)
(д) Извличане на оформление, за да HSPICE и проверка на работата на вашия усойница в продължение на няколко най-лошия случай моделите на входа и доклад на най-голямото от всички тези закъснения.Последната стойност ще определи забавянето на AD2 показател.Ние ще ви предоставим с малък набор от най-лошия случай модели.Да предположим, че входа, така и да дойде в по едно и също време и са увеличение време на 10 PS.
(F) Изчислява се AD2 показател за вашия проект.Аз може да проектира един 32-битов усойница, но аз съм объркан за това как да пространство Забавяне Минимална-квадрат на продукта и искам да кажа кои фактори да се обмислят и как да се намали малко е проблем за мен.Всички малки идеи или помощ ще ми помогне много.
Благодаря на всички ви за отделеното време и търпение
желае
МК
Надявам се, всички са добре.Аз съм студент и Естония са били поканени да изработят дизайн на 32-битов Статично CMOS Адер с минимална площ Забавяне-квадрат на продукта.Ами аз съм гледам за някои идеи и ще помага на мен да започнете.Всеки вид помощ би направил много за мен.
Някои бележки даде на мене.
Целта е да създадете грозен 32-битов усойница, използващи статични клетки CMOS, което е минималната стойност на AD2 заслуги (Area.Delay2 продукт.) Вашият архитектура ехидна може да бъде всеки един от логаритмична (дърво) усойница, например, Брент Кунг-или Ladner-Фишер ехидна.Можете да алтернативно изпълнение на променлива дължина ръчен байпас ехидна или variablelength пренос нарастване ехидна.Изборът е ваш.Бонус кредитна отива на тези проекти постигане на минимална стойност AD2.Използване на динамични схеми логика или всякакъв вид pipelining е строго забранено.
На входа на ехидна да са вход (C0) и операнди А (A1 до A32) и В (В1 да B32). Резултатите от усойница са бита сума мощност (S1 да s32) и изходящи извършва (C32 ).Да приемем, че сумата и крайни резултати да има fanout от 4 натоварване, т.е. всеки е управление на капацитивен товар от 4Cinv, където CINV е портата капацитет на минималния размер на статични-инвертор, където (W / L) P = 2 * ( Ш / Д) n.
Примерен дизайн стъпки
(а) да разглежда различните архитектури ехидна и изберете този, който мислите, че ще имат най-добри цялостни резултати от гледна точка на AD2 фигура на техните качества.
Съвет: Може да искате да изпълнява сива кутия и черни елементи кутия и логика
буфери (виж бележките adders лекция за определяне на тези кутии), екстракт и
характеризира всеки за бързина и област, както и използването на информация за оценка на AD2
стойност за целия проект.Това ще ви позволи да изберете най-добрата целева
архитектура в началото на деня, без да се налага да минават през времето промяна архитектура консумират
след цялостно оформление.
(б) конкретни примери и Floorplan различните сиви и черни кутии, както на съответната мрежа ПГ архитектура като компактно, колкото можете.Уверете се, че да се включат клетки, които се изчисли побитови пропагандира и генериране на сигнали и клетките, които се изчисли сумата бита и крайния извършват късче (C32).
(в) Свържете различни клетки, докато се опитва да сведе до минимум тел дължини на вашия времето критичните пътища и да минимизират площта на правоъгълник, че ви обхваща цялостното оформление дизайн (всичките си клетки и пренасянето включително мощност и парапети от земята.) площта на тази Ограждащите правоъгълник минимум ще определи стойността пространство в AD2 показател.Можете да транзистори размер, поставете буфери, направете пренасочване, входно повторно подаване на заявки и др, с цел да се намали най-лошия случай забавяне размножаване от изпълняват в продукцията малко, че е в стаята (закъснението е най-вероятно от C0 за s32. ) Това е направено в магия.
(г) Извличане на оформление, за да IRSIM и проверка на функционалността на вашия ехидна помощта на стенд за изпитване.Ние ще ви предоставим с голям набор от типичен ритъм на въвеждане.)
(д) Извличане на оформление, за да HSPICE и проверка на работата на вашия усойница в продължение на няколко най-лошия случай моделите на входа и доклад на най-голямото от всички тези закъснения.Последната стойност ще определи забавянето на AD2 показател.Ние ще ви предоставим с малък набор от най-лошия случай модели.Да предположим, че входа, така и да дойде в по едно и също време и са увеличение време на 10 PS.
(F) Изчислява се AD2 показател за вашия проект.Аз може да проектира един 32-битов усойница, но аз съм объркан за това как да пространство Забавяне Минимална-квадрат на продукта и искам да кажа кои фактори да се обмислят и как да се намали малко е проблем за мен.Всички малки идеи или помощ ще ми помогне много.
Благодаря на всички ви за отделеното време и търпение
желае
МК