Помощ: откриване на грешки 64-битов разделен ALU Verilog код

[umairsiddiqui]

Аз съм целеви грешки gatelevel Verilog кода на 64-битов parititioned ALU дизайн.
си ми първият, основана на изследвания VLSI работа и аз съм задава задача ...............
никакъв начин, си първият ми gatelevel грешки ... кой код симулация на хакерство и съвети
& Трикове, доклади, свързани с този въпрос.също предполагат документи / книги по общи
DataPath дизайн ................................................ .................

 

[jackson_peng]

netlist отстраняване на грешки е почти невъзможно.Въпреки това, тъй като Добавяне има редовни структура, следните неща може да се помогне:
1.определят структурата, BK, CLA, CS, Ripple ...това е много важно за всеки от тях е bulid на различни уравнения.
2.идентифициране на критичните сигнали, llike Пи, GI, в структурата BK.И може би U може да го направи определени от Ко
3.деление на netlist в блокове, по-добре с критични сигнали.
След това може да има структуриран, блок основава ADD.

Във всеки случай, това е много време отнема, да ги пробвам на малко 4 ехидна първо да стигнем до познато.

успех

 

[umairsiddiqui]

може да ви / някои-едно-друго показват книга (а), съдържаща обширна лечение на DataPath елемент дизайн ...
... някои книги просто адрес няколко вида adders, заедно с multipler и Shifters.<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Тъжен" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Тъжен" border="0" />