D
dudleyzty
Guest
Опитайте се да комбинирате две групи на VHDL проект за един проект, всеки отделен проект могат да бъдат compliled и симулирани OK, но комбинираният проект не може да бъде симулирано правилно, тя може да се компилира OK. Двата проекта нямат общо сигнал, всички те са независими. PLS ми помогне!