Помощ делта забавяне в Verilog код

[Guest]

Здравейте всички
може ли някой да ми suggets как да се изчисли броят на делта забавяне в Verilog кода? Както и в VHDL е ясно определени и доста лесно да се предположи точния брой на делта закъснения се изисква за нови transaction.I са писали код за testbench което пише от файла и се прилага, че на входа на dut, които също зависят от валиден сигнал отново изходна точка за dut.what трябва да се внимава в този случай?

с уважение

 

[AlexWan]

Здравейте, Анил Rana

Можете да намерите на хартиен носител на име "Корект Методи за добавяне на забавяне на поведенчески модели Verilog" в сайта на Къминг's.

з п **: / / www.sunburst-design.com/papers/

 

[Guest]

Много благодаря