Помощ в Verilog!

[dolby.yang]

Кой може да ми каже каква е разликата между:
C = Foo?А: Б;
и
IF (Foo) C = A;
иначе в = B;

 

[Guest]

Ами то зависи от логика ниво на сигнала "Foo" ..

Ако логиката ниво на "Foo" е било '0 'или '1', като и двете са едно и също изрази.
,

Но ако Foo е
неизвестен,
след това в
1.case на условен оператор, неизвестен стойност се задвижва върху "C".
2.в 2-ро изразяване, б ще бъде назначен за "C".

пф ..

 

[Guest]

Основно така изрази са едни и същи.
Разликата е, че ако отчет трябва да бъде винаги в блок, докато другите не трябва.

 

[dolby.yang]

До: Мисля, че сте right.thanks за вашата помощ!

 

[Guest]

Няма съмнение, условно оператор е едновременно прехвърляне и ако-друг не е. ..

Също така вижте страница 6, Таблица 1 на документ "Опасностите на условията на живот с Х
(бъгове скрити в Verilog) "@
http://www.arm.com/pdfs/Verilog_X_Bugs.pdf

пф ..