Помощ в ISE

[guzhal]

Аз съм в състояние да синтезират дизайн ми в ISE9.2i.Когато се опитам да изпълни, е хвърляне грешка

грешка: Дизайнът е твърде голям, за да монтира устройството.(В опаковката фаза)
Как да направя дизайн да се поберат в устройството

 

[JPR75]

Здрасти,

Най-лесният начин е да изберете по-голям FPGA и CPLD.В противен случай, ще трябва да оптимизирате дизайна.
Обикновено това е добра идея да се съхранява 20% до 40% от свободното пространство в FPGA си за бъдещи актуализации.

 

[gck]

Аз съм съгласен с guzhal.

Опитайте с по-високи устройство TARGET.
Първо вижте използване устройство, ако то е повече от 90%, то тогава като грешка може да дойде.Така че се опитват да оптимизират дизайн с раздаване на пространство за оптимизация цел.Ако не работи след това трябва да се промени устройството цел

 

[ameed]

Здрасти,
трябва да се оптимизира или изберете FPGA на по-голям размер: идея:отколкото ......

 

[echo47]

Колко голяма е твоята дизайн, както и колко голямо е вашето устройство?

Ако това е FPGA, проверете "резюме устройство за използване" или "резюме дизайн", за да видите колко ресурси (джапанки, блок RAM памети, I / O's, и т.н.) са били използвани.Направете номера изглеждат разумни, за вашия проект?Ако не, може би нещо се обърка по време на синтеза, като изпълнява RAM, тъй като хиляди провали.Също така проверете обобщаващия доклад за подозрителни съобщения предупреждение.

Може би от полза, "Зона за намаляване стратегии":
http://toolbox.xilinx.com/docsan/xilinx9/help/iseguide/html/ise_xst_area_reduction_strategies.htm

 

[cheggy]

Ако чип ресурси не се изразходват, опитайте с освобождаване на IO пина (премахнете *. UCF файл).