Помогнете ми напишете тест кодове за смяна регистър

[Abi88]

Здравейте всички ... Аз съм се опитва кодове за смяна регистър ... ли някой може да ми помогне да напише кодовете тест, така че мога да ги пробвате? АД ръководи, където за въвеждане на N изхода на щифтове на UP2 борда използват CPLD .. благодарение! библиотека IEEE, използване ieee.std_logic_1164.all; лице shift_register4 е порт (нулиране: в std_logic; CLK: std_logic; SI: в std_logic s0, std_logic;: изход std_logic_vector (3 downto 0)); края лице shift_register4; архитектура поведенчески shift_register4 е сигнал смяна: std_logic_vector (3 downto 0); започне процес (SI, CLK, нулиране) започва ако (нулиране = "1"), след това изместване

 

[FPGAs]

Пиша просто testbench, и можете да напишете по-всеобхватен testbench. лице tb_shift_register4 е краят лице tb_shift_register4, архитектура поведението на tb_shift_register4 е сигнал нулиране: std_logic: = "1"; сигнал CLK: std_logic: = '0 '; сигнал си: std_logic сигнал s0: std_logic; сигнал Q: std_logic_vector (3 downto 0 ); cnt8 сигнал: неподписани (2 downto 0); темп на сигнал: неподписани (7 downto 0); CONSTANT ONE_B_FS: време: = 1000000000,0000 FS; CONSTANT Fclk: реален: = 155,62, CONSTANT Tclk: време: = ONE_B_FS / Fclk започне shift_u: shift_register4 (нулиране => Reset, CLK => CLK, SI => SI, s0 => s0, Q => р); нулиране

 

[Abi88]

Благодаря за подпомагане .. да зная как да се свържа, когато аз желая да изтеглите UP2 борда за тестване? както входове и изходи ... Знам, Wat е cnt8 и темп? Уот е one_b_fs, Fclk и Tclk? просто може да обясни как работи нещо, което открих някои грешки по време на "сигнал cnt8:? неподписани (2 downto 0 )....."

 

[FPGAs]

Над testbench код може да бъде симулиран и в областта на околната среда Modelsim. В реалния свят, например U2P борда, имате 2 избор. Единият е да използвате sierial данни и часовника генератор (PCM и др). Друга причина е, генериране на данни и часовник от вашия самото CLPD. cnt8: брояч на 8 температура: temproray данни one_b_fs: един милиард FS Fclk: часовник, честотата, която трябваше. Tclk: това clock'd период Можете да поправите тази грешка синтаксис, защото не съм го simualte в Modelsim. Аз просто ви кажа един прост пример. Можете да го усъвършенстваме. Успех!