Помогнете ми да се фиксира тази грешка Pls.

[kokei74]

Аз се опитах да извършва умножение използва техниката пристанище карта.По някаква причина си получавате грешка.Мога some1 ми помогне да се определи това и ми кажете причината?

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Плача или много тъжен" border="0" />IEEE библиотека;
употреба ieee.std_logic_1164.all;

фаза 1 лице е

порт (CLK: В std_logic;
Mulresult: OUT std_logic_vector (15 downto 0));

края фаза 1;

архитектура логиката на фаза 1 е

сигнал s0: std_logic;
сигнал S1: std_logic;
сигнал S2: std_logic;
s3 сигнал: std_logic;

компонент CounterA
порт (часовник: В std_logic;
Въпрос: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));
края компонент;компонент CounterB
порт (часовник: В std_logic;
Въпрос: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));
края компонент;компонент РОМА
порт (аййг: в std_logic_vector (3 downto 0); - въвеждане на адрес
DOUT: Няма std_logic_vector (7 downto 0)); - изходни данни
края компонент;компонент ROMB
порт (ADDRB: в std_logic_vector (3 downto 0); - въвеждане на адрес
DOUTB: Няма std_logic_vector (7 downto 0)); - изходни данни
края компонент;компонент MUL
порт (A: В STD_LOGIC_VECTOR (7 DOWNTO 0);
B: В STD_LOGIC_VECTOR (7 DOWNTO 0);
Резултатът: OUT STD_LOGIC_VECTOR (15 DOWNTO 0);

започвам

stage0: CounterA порт карта (р => s0, часовник => CLK);
stage1: CounterB порт карта (р => S1, часовник => CLK);
stage2: Рим пристанище карта (аййг => s0, DOUT => S2);
stage3: ROMB пристанище карта (ADDRB => S1, DOUTB => S3);
stage4: MUL порт карта (а => S2, B => S3, резултат => Mulresult);

края логика;

 

[josephlejo]

Helloo ....

Може ли също така след какъв вид на съобщение за грешка получавате ..

Също така е това кода въвели U / копие тесто ....

В (компонент MUL) е налице затваряне скоба липсва в края на кода .......

 

[kokei74]

аз имам променя този код от предишния ми проект.За компонента, аз просто копие от модул, че аз alrdy направи.

LOL THX, че за 1 ..аз имам промяна за компонент MUL, но все още имам грешка ..

му каза, че: Грешка: Node например "stage4" instantiates неопределен субект "MUL"

компонент MUL
порт (A: В STD_LOGIC_VECTOR (7 DOWNTO 0);
B: В STD_LOGIC_VECTOR (7 DOWNTO 0);
Резултатът: OUT STD_LOGIC_VECTOR (15 DOWNTO 0));
края компонент;Added след 36 минути:решаване на проблема ..THX за Ур загриженост Йосиф.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />но аз все още може да се нуждаят от помощ да приключи до нова фаза на този проект.
Надявам U може да ми помогне тогава.