Общи въпроси в областта на дигитален дизайн

[abhineet22]

1. Какво е настроена / трюма време и metastability? 2. Как да се свържат две синхронни цифрови дизайн с различни домейни часовник? или Как да се свържете асинхронни външен сигнал за синхронен дизайн? 3. Какво е DFT? 4. Whal е логиката раса?

 

[GroundCtrl]

ха-ха-ха ... Writed тези въпроси на ASIC борда само за interwivers? Възможно ли е да поиска от тези въпроси в интервю за работа?

 

[Vamsi Mocherla]

1. Какво е настроена / трюма време и metastability? Ans: настройка време е минималното време за вход за syncronous верига да остане постоянен преди часовник traniston ръба . Задръжте време е минималното време за вход, за да остане непроменен след преминаването на ръба на часовника . Ако тези две условия не са изпълнени, това ще доведе до metastability, която е непозната държава. 2. Как да се свържат два синхронни дигитален дизайн с различни домейни часовник? Или Как да се свържете асинхронни външен сигнал за синхронен дизайн? Ans: Вие трябва да направите, за възстановяване на часовника. Обикновено хората използват верига за възстановяване на часовника под формата на DLL / PLL. Това ще гарантира, че данните се прехвърлят синхронно следващите 3 часовник домейн. Какво е DFT? DFT е дизайн за testability 4. Whal е логиката раса? Състояние Logic раса съществува, когато две взаимно ексклузивни събития са едновременно, инициирани чрез различни елементи верига от една единствена причина, при липса на предвидимост. Например, когато Q и QB (Q и QB са взаимно изключващи се) в Горен SR тип NAND са принудени да "1" от входа SR, когато те се обръщат към "0" в същото време. Затова ние сме склонни да се добави известно закъснение между един от изходите, така, че други изход да печели.

 

[GroundCtrl]

2. Как да се свържат два синхронни дигитален дизайн с различни домейни часовник? Или Как да се свържете асинхронни външен сигнал за синхронен дизайн? Ans: Вие трябва да направите, за възстановяване на часовника. Обикновено хората използват верига за възстановяване на часовника под формата на DLL / PLL. Това ще гарантира, че данните се прехвърлят синхронно в следващия домейн часовник Нормалните хора живеят simly) Trigger верига е най-простото решение на този проблем.

 

[AlexWan]

Здравейте, Относно въпрос 2 Моля, обърнете се пише от Clifford E. Cumming хартия. Плътно Сан Хосе 2001 Вие може да го получи от уеб-сайт Comming: http://www.sunburst-design.com/papers/ Good Luck

 

[tutx]

3. DFT (Design за testability) е метод, които добавят някои допълнителни логиката, за да се увеличи testability. С други думи, метод на добавяне на някои допълнителни логика, за да облекчи тестване на верига.

 

[jas_bakshi]

време за настройка = време Ур вход, за които трябва да бъдат стабилни, така че часовник могат да го открият. задръжте време = време след края на clcok, до която изходната трябва да бъде стабилна. Metastability е феномен, в която състоянието на изхода не могат да бъдат засечени поради настройката или задръжте violation.This възниква предимно в часовника домейн преминаване. DFT е проектиране за тест. За свързване на 2 синхронизация дизайн с различни часовници, можете да използвате двойни ниво синхронизатор ...... така че MTBF е изпълнено.

 

[spauls]

Уважаеми jas_baksi не съм съгласен с вас [цвят = червен] Metastability е феномен, в която състоянието на изхода не могат да бъдат засечени поради настройката или задръжте violation.This се среща главно в часовника домейн, пресичащи [/ цветен]. [Цвят = # 444444] Metastability може да се появи без часовник домейн преминаване каже за високоскоростни мрежи fanout. [/ Цветен] [цвят = червено] За свързване на 2 синхронизация дизайн с различни часовници, можете да използвате двойни синхронизатор на ниво ...... така че MTBF е изпълнено [/ цветен] MTBF е свързано за синхронизиране, но не добавихме живот на сроковете.

 

[jas_bakshi]

благодарение на г-н spauls за коригиране me.Ur подкрепа ще бъде оценен в бъдеще.

 

[eeeraghu]

Когато се свързвате два различни блока на различни домейни часовник, Това е положението, където настройка и задръжте нарушения на време се случват, така че трябва да се внимава, че не възниква metastability състояние. U може да използвате флип флоп delaybetween свързване с цел да се избегне metastability. или две или три. така че моят друг въпрос ще се настройка и възможни нарушения holtime в една верига на часовника домейн. Моля, погледнете в този и отговор

 

[manik_vivek_82]

Дизайн за testability разглежда трудностите на тестване по време на фазата на проектиране и проектиране на хардуер за него ..