Недостатъци на моделиране с VHDL език

[lahrach]

как да модел недостатъци като заби в 1 (0) с помощта на VHDL, приятелски,

 

[FvM]

Страхувам се, това не е съвсем ясно, waht си иска. "Засядат" обикновено се случва, ако никога не логика задвижване изход променя това състояние, което евентуално да грешка в логиката дизайн, или просто умишлено. Ако това не е от намерението, какво искаш да симулира? Трябва да се анализира логиката и да разберете, защо изходът е на една и съща държава при всякакви условия.

 

[lahrach]

остана на 1/0 означава, че продукцията е винаги на 1/0, независимо от входа, по отношение

 

[TrickyDicky]

лесно: Изход

 

[wsong0210]

В на Verilog това е възможно да се определи жица стойност в изпитателния стенд в движение. Като имате жица "SIG" в един модул, наречен DUT в стенд за изпитване, можете да напишете Assign DUT = 1, за да го накара да една. Изглежда, VHDL не подкрепа на това.

 

[Dave_PL]

Опитайте "сила".

 

[Alexium]

се опитайте да "сила"

Verilog само.

 

[Dave_PL]

Не. "Сила" и "освобождаване" са в VHDL2k8 стандарт. Употреба: сигнал

 

[Alexium]

Опа, съжалявам, не са ли шанс да учат 2K8 още