Монте Карло анализ в Кейдънс

[Jeyavijayan]

Здрасти,
Харесва ми да тече montecarlo анализ в такт 5,1 версия.
Имам следните файлове за ръководещо Монте Карло анализ на Резистор:

симулатор Език = спектър
параметри monteres = 1000

Вграден subckt модел (monteres PLUS минус)
параметри monteres_dev = monteres

модел (monte_res PLUS минус) Резистор monte_res = monteres_dev
ahdl_include "модел / veriloga / veriloga.va"
завършва модел
статистика (
процес на (
варира monteres dist = гаус STD = 25
)
)И veriloga модел на съпротивление е

"включват" discipline.h "
"включват" constants.h "
Модулът Резистор (плюс, минус);
вход PLUS;
продукция минус;
електрически плюс, минус;
параметър реално monte_res = 10;
параметър реално R = 100;
параметър реално r_effective = R monte_res;
аналогово
V (плюс, минус) < (r_effective) * I (плюс, минус);
endmoduleАз не съм в състояние да промени параметрите monte_res в veriloga файл от първо ниво. Scs файл.И аз също не съм в състояние да управлява Монте Карло анализ.Моля кажете ми къде съм става лошо.

Благодаря предварително.