Може ли да се сливат Verilog и VHDL .......?

[rakesh_aadhimoolam]

Здравейте хора ..........

и ден преди да присъства на семинар на VHDL и Verilog програмиране и използването им ..........

в дискусията, че един човек направи изявление, че "като можем да се сливат Verilog и VHDL по отношение на eachother ..........." бла бла бла

аз имам този на съмнение "Можем ли да се сливат Verilog и VHDL .......?"

ако някой като идея .. PLZ го споделите така .........

и всяка програма, основаваща се на такава ще бъде наистина полезна за всички ...........

 

[echo47]

Много симулатори HDL и синтез инструменти позволяват смесване на Verilog и VHDL в един проект, но обикновено с някои ограничения.Това ли има предвид под "се сливат"?

За пример, тук е някаква информация за смесване на HDL в Xilinx XST:
http://toolbox.xilinx.com/docsan/xilinx7/books/data/docs/xst/xst0098_11.html

 

[yasser_shoukry]

Какво означава сливане?ако това означава да се използва комбинация от Verilog и VHDL файлове в един и същ проект, аз мисля, че е добре, но ако това означава да ги използват по същия файл аз не мисля, че това е позволено.

 

[soundar]

На първо IDE трябва да подкрепят смесени ниво планиране.Само тогава може да използвате двата езика, на един проект.

 

[semiconductorman]

Ако искаш да кажеш с сливат кодиране модул в Verilog (в друг файл) и instatiate в VHDL в друг файл след това да!Има много имитатори, които не поддържат симулация смесен режим.FYI призовава VHDL entites в Verilog модули също се поддържа.

От друга страна, ако искаш да кажеш, че желаете да се въведе някакъв Verilog и VHDL в един файл и се опитват да симулират това тогава НЕ ви VHDL / Verilog компилатора ще ви даде грешка

 

[dragonight_x]

Сливането е възможно, ако използвате различни файлове или различни компоненти, но може да не използва VHDL и Verilog в същия файл.