A
aeneas81
Guest
Уважаеми колеги, когато изготвят проекта си (написана в чист VHDL кодове), тя показва "Критични Внимание: Timing изискване не е изпълнено" и "не може да се постигне minimun настройка и задръжте CLK изискване заедно (някои номера), на път (и) "Може ли някой моля да ми обясни какво означава това и как да се реши проблема? Моят проект се състои от конвенционални ако друг случай и за контур ... Искрената си благодарност към всички вас. Rgds