Как Clk timming засяга дизайн в FPGA?

[xtcx]

Здравейте приятели! Аз
съм вършат QPSK комуникация project.And Използване Virtex-4, Xilinx ISE8.2i.Моят ADCs и DACs изисква 100 MHz, както clk вход, за да работят.В нашата схема, ние не са предвидени отделни кристали или осцилатор за adc \ КПР в PCB.Така Докато програмиране, да използвам, за да присвоите на clk закрепване на КПР \ adc един от FPGA въвеждане на ПИН.И в кодиране, ще сила FPGA система часовник на 100MHZ с adc \ КПР ПИН чрез FPGA.Сега въпросът е,
моят дизайн timming е постигнал само 43MHZ (както е показано в Синтез доклад). Така че това ще направи проблем при шофиране 100MHZ clk да adc \ КПР?.ще дам FPGA 100MHZ или 43MHZ? ... Как ще ми FPGA предвиждат 100MHZ да adc \ КПР, докато ми дизайна максималната timming е 43MHZ само?. Моля, помогнете ми.Не мога да продължи повече ... Благодаря предварително приятели !.....

Напр.Кодиране ...,
(
Обект
(
)
Архитектура ......
...
.
.
Започвам
ADC_CLK <= Sys_clk; - възлагане 100Mhz да adc
DAC_CLK <= Sys_clk; - възлагане 100Mhz за КПР
Процес (clk)
започвам
....
.
.
...
Краят на процеса;