M
mfojtik
Guest
Моят Verilog дизайн е сигнал капитанът контрол, че промените в работата на чип.Тъй като този сигнал не се сменя докато чип работи, искам Synopsys Дизайн Състав да се лекува, както ако са постоянни, а не изпълняват никакви оптимизации времето или ненужното буфер вмъкване за него.
Каква е командата трябва да се използват за това?Може ли някаква set_false_path или set_max_delay?Аз съм малко уплашен от set_false_path синтаксис, тъй като аз бях чул, че това е погрешно да свърши премахването на ограниченията на времето всяка порта, че ми докосва сигнал за контрол, и аз не искам да правя това.
Каква е командата трябва да се използват за това?Може ли някаква set_false_path или set_max_delay?Аз съм малко уплашен от set_false_path синтаксис, тъй като аз бях чул, че това е погрешно да свърши премахването на ограниченията на времето всяка порта, че ми докосва сигнал за контрол, и аз не искам да правя това.