Как да се провери netlist генерирани чрез синтез инструмент.

N

nikhilindia85

Guest
Hi guyz.i искате подробно процедурата за това как да се провери netlist, генерирани от synthesys tool.its urgent.i нужда от помощ от guyz ф
 
Здравейте, когато сме R прави синтез ще получите netlist, симулация или проверка след синтеза, наречена пост синтез симулация, всички инструменти, предоставят тази възможност за правене на симулация за netlist. какво е необходимо, е ф следва да уточни WHT инструменти Ур. довиждане.
 
вместо да ви RTL например netlist. да използват една и съща среда, за проверка.
 
Здравейте, Моля, да се грижи на следните ... 1) библиотеки - нула закъснение симулационни модели ... 2) За синтез netlist, можете да пропуснете "определят" блокове ... така че проверете какво опция да пропуснете същото ... VCS / modelsim опция е + nospecify 3), най-високо ниво на HDL трябва да се замени с netlist .. ако имате нужда от конкретна помощ ... нека ме познават ... отношение на yln
 
необходимостта файл U: 1 netlist файла 2 SDF файл 3 синтезира памет блок, ако ф употреба библиотека клетки във вас дизайн
 
всяка индустриална инструмент симулация U могат да използват 1. netlist 2. SDF файл с ъгъл U грижи 3. модули за симулация на оформление библиотека 4. ако всяко твърдо ядро, симулационен модел и 5. процесор, U използва, трябва симулационен модел 6. ATPG симулация, може би U нужда от твърдия порта на ниво netlist, защото не всички модел simualtion я предостави.
 
хай може аз знам WHT инструмент синтез използване becoz процедурата да се направи след симулация синтеза differs.if R изграждане порта синт write_sdf команда, за да напишете файла, която се изисква за симулация след синтез, като има предвид, че ако R използва RTL компилатор не трябва команди, за да получите SDF файл и ние трябва да отида за друга процедура, да се направи в този случай. Искам да кажа, вие Plz уточни WHT Ур синтез инструмент използване. Надявам се, това помага ф ако е така PLZ не забравяйте да натиснете бутон за помощ,. довиждане
 
най-модул ще бъде прилагането на входа за проектиране по verifcation .. тя може да бъде netlist или RTL код ... WHT прави да diference .. ! стенд за изпитване, която е била използвана за RTL проверка може да се използва ритуал!
 
Г-н nikhilindia85 Аз не съм сигурен, че на всички отговори, че сте се към вашия въпрос. След първото ниво на синтез, има два вида на проверката, че трябва да се направи, функционални и времето. И двата проверка може да се направи със статични проверка (т.е. не-векторно базирани) инструменти. Статично Функционална проверка може да се направи с еквивалентност Проверка на инструмент като Conformal МКЕ и Статичен Timing Проверка Cadence може да се направи с Synopsys Primetime продукт. Динамично Проверка като работи на тренажор са prohbitive на път и ще трябва да напишете testbench. Morevoer идентифициране една грешки също ще отнеме дълго време. Статични инструменти като МКЕ и Primetime ще позволи по-бързо, средства за локализиране на функционален или проблеми със синхронизирането и без никакви testvectors. - AY
 
Аз съм с RTL компилатор за synth.how да се провери netlist с testbench.in RTL, в което инструмент можем да направим това?
 
[Цитат = nikhilindia85] Аз съм с RTL компилатор за synth.how да се провери netlist с testbench.in RTL което инструмент, който можем да направим това? [/ Цитат] С една и съща testbench, просто netlist като DUT и всякакви симулатор като NC VCS, Modelsim може да направи SIM картата. Все пак има няколко въпроса, свързани с сигнал именуване, дебъгване, покритие, скоростта на SIM и т.н. Аз покриване на тези въпроси като част от семинар на GLS (Gate Ниво Сим) скоро ще бъдат обявени в Бангалор. Свържете се с нас ако се интересувам. Ajeetha, CVC www.noveldv.com
 
необходимостта файл U: 1 netlist файла 2 SDF файл 3 синтезира памет блок, ако ф употреба библиотека клетки във вас дизайн
 

Welcome to EDABoard.com

Sponsor

Back
Top