Как да се провери "1" в модел в Verilog

[spartanthewarrior]

Здравейте всички,

Може ли тялото ми каже, че

Как мога да проверя не на "1" малко по образец в Verilog.

Също така и как да се провери една гореща кодиране.

 

[research_vlsi]

Код:

модул one_count (брой, X);

вход [16:1] X;

продукция [4:0] брой;

обл [4:0] брой;

Аз цяло число;

Винаги @ (X)

започвам

count_one (брой, X);

приключвамЗадачата count_one;

продукция [4:0] брой;

вход [16:1] X;

Аз цяло число;

започвам

Count = 5'b0;

за (I = 1; I <= 16; I = I 1)

ако (X == 1)

брой брой 1 = b1;

в противен случай

Count = броя;

приключвам

endtask

endmodule