D
Danielye
Guest
По-долу са с архитектурата на PLL
Входно Референтен -> PP1S от GPS приемника двигателя: време accuracy500ns
Фаза детектор -> JK-Flipflop или друг вид PD с FPGA
Непрекъснато лента филтър -> тясна лента цифров филтър, честотна лента е музикален,
КПР -> По FPGA Δ-δ КПР, PWM режим
VCO -> от високи стабилни OCXO 10MHz
Въпросите са, както следва,
1.Какво сравнение честотата е по-добре?1Hz или 2KHz
2.която вид Фаза детектор е по-добре в този случай?
3.Как мога да се уверя, че PP1S продукция (от изхода OCXO разделен 10M) се изравни с PP1S от GPS когато PLL е заключена.С други думи, в стационарно фаза грешка е нула.Това определя от PD детектор или реда на електрическа верига филтър?
Входно Референтен -> PP1S от GPS приемника двигателя: време accuracy500ns
Фаза детектор -> JK-Flipflop или друг вид PD с FPGA
Непрекъснато лента филтър -> тясна лента цифров филтър, честотна лента е музикален,
КПР -> По FPGA Δ-δ КПР, PWM режим
VCO -> от високи стабилни OCXO 10MHz
Въпросите са, както следва,
1.Какво сравнение честотата е по-добре?1Hz или 2KHz
2.която вид Фаза детектор е по-добре в този случай?
3.Как мога да се уверя, че PP1S продукция (от изхода OCXO разделен 10M) се изравни с PP1S от GPS когато PLL е заключена.С други думи, в стационарно фаза грешка е нула.Това определя от PD детектор или реда на електрическа верига филтър?