Как да не позволят на Verilog компилатора оптимизиране на кода?

[fireball003]

Здрасти,
Аз искам да отида точно схеми на код съм написал на Verilog.Но тя винаги се оптимизира целия код.

Има ли някакъв начин да се определи блок на Verilog компилатора код, така че няма да оптимизирате тази част?

Благодаря предварително.

 

[FVM]

synthesiz attribute to all combinational nodes and preserve
to all registers implied in the logic.

Една от възможностите е да се да се прилага водят
атрибут synthesiz комбинаторни на всички възли и запазване
на всички регистри сочат, че в логиката.В зависимост от вида на оптимизация, други атрибути могат да се изискват.
Код:

тел my_wire / * синтез да = 1 * /;

обл my_reg / * синтез syn_preserve = 1 * /;