Как да конвертирате Xilinx Verilog да Synopsys

[mohdfaisal]

Как да конвертирате Xilinx Verilog изходния код източник Synopsys код и testbench.

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Въпрос" border="0" />

 

[sbob]

А?Малко повече информация за това, което се опитваме да направим ще бъде от полза.Ли просто се опитва да симулира с VCS?Имате ли значи, че трябва Verilog изходния код, който използва Xilinx примитиви и искате да синтезира с DC?

Моля, обяснете повече.

 

[mohdfaisal]

Да прав сте.Аз се опитвам да се симулира с VCS и се опитват да синтезират с постоянен ток.Можете ли да ми помогне?

 

[sbob]

Хм, не, добре ли все още ми каза какво се опитвате да се насочите.Да не се опитваш да се генерира Xilinx FPGA графичен файл, или се опитвате да насочите нещо друго?

За да се симулира "Xilinx" код с VCS, използвайте следния команден ред:

VCS-Mupdate-F srcfiles

srcfiles където е файл, който ви е Verilog изходни файлове, изброени в него.Един пример srcfile:

your_testbench.v
../chip/your_source1.v
../chip/your_source2.v
C: / Xilinx_8.1/verilog/src/glbl.v
-YC: / Xilinx / Verilog / SRC / unisims

На 2-ро до последния ред се изисква за Xilinx глобален функция нулиране и последния ред се изисква толкова VCS установи всички Xilinx примитиви.

Ако се опитвате да насочите нещо различно от Xilinx устройство, ще трябва да код генерични версии на всички Xilinx примитиви, която използвате в своя дизайн и използват тези за синтез (т.е. iobuffers, blockrams, fifo16s, DCMs и т.н.)

За да разберете какви примитиви са били използвани, изтриване на последния ред в srcfile и погледнете към съобщения за грешка, когато се събират с VCS.