Как да знаете номера на портите, използвани в дизайна?

[pstar]

Здравейте всички, Аз съм с Digilent Spartan-3 борда с Xilinx Webpack 6.3i. В моя проект аз използвах:-16x16 множител-32-малко за сравнение по-малко 32-битов сравнение по-голяма-32-битов сравнителен равен-32-битов ехидна Тъй като аз просто се използва ,=,+, и * в моя Verilog не знае какъв тип дизайн webpack използва за всяка една от тези операции. Трябва да се знае точно колко AND, OR, XOR, ... изход, използван в този дизайн, така че трябва да знам колко порта го използва за всяка операция. Но не можех да finf този брой навсякъде в докладите или ръчно. Ако вие знаете къде мога да намеря тези броя на портите, че ще бъде много полезна помощ. Или ако вече знаеше дизайн на всеки един от тях (че Xilinx webpack се използва) и номер на порта за всеки един може да ви моля да го качи тук. Всяка една връзка да refrence или PDF библиотека, която съдържа тази информация също може да бъде много полезна. Благодаря ви много. Внимавайте, Pouya

 

[echo47]

Еквивалентен брой врати обикновено не е интересно за FPGA. Имате ли нужда от тази стойност за военна изчисление надеждност? Помощната програма Xilinx ngdbuild подава резюме дизайн, който включва общия брой еквивалентни порта. Когато изграждането на FPGA, аз използвам един Makefile, която работи xst, ngc2edif, ngdbuild, карта, номинална стойност, trce и bitgen.

 

[pisoiu]

Обърнете внимание в доклада карта (. MRP файл) и синтезиран доклад (. Сър файл). Там ще намерите това, което търсите. / Pisoiu

 

[sp]

[Цитат = pisoiu] Обърнете внимание в доклада карта (. MRP файл) и синтезиран доклад (. Сър файл). Там ще намерите това, което търсите. / Pisoiu [/ цитат] може да питам как да направите THT в алтера макс плюс II ..... е подробно бланката? ... Файла пачка / и ще HAV THT информация ... доста интересно ....