Как да заредите Verilog и VHDL код в Дебюси?

[jamesyang1209]

Уважаеми Group, My проект използва смесен език в Modelsim. Сега мога да зареже форма на сигнала за Дебюси. Но аз не знам как да се зареди Verilog (*. V) и VHDL (*. VHD) файлове в Дебюси? Изглежда, Дебюси приемат само един език в даден момент. Благодаря. Джеймс.

 

[cganeshprabhu]

Здравей, Дебюси приема Verilog и VHDL. Може ли да знаеш коя версия на Дебюси ф използвате? Аз може да помогне да решите проблема си. Поздрави, Ганеш

 

[jamesyang1209]

Моята версия е 5.0.v12 (Win95/NT). Благодаря предварително. Джеймс.

 

[galant]

Мисля, че можете да експортирате вашите форма на сигнала в "VCD" файл в modelsim. И след това да импортирате този файл в Дебюси, както и в Simvision.

 

[CatKing]

използва команда инструменти: vericom & vhdlcom, cpmille изходен код в библиотеките, след това заредете библиотеки в Дебюси

 

[cganeshprabhu]

Здравейте, просто създадете файл, където са всички u'r Verilog дизайн. Тогава се създаде още един файл, където U имат всички u'r VHDL дизайни. verilog.f ---------- 1.v 2.v 3.v Vhdl.f ------- 1.vhd 2.vhd 3.vhd vericom е verilog.f vhdlcom-F vhdl.f ако не се дават никакви библиотеки wverything ще бъде съставена в work.lib ф + + Тогава се позовават на Дебюси . от файла менюто вноса дизайн Изберете от библиотеки изберете work.lib + + След това можете да работят нормално, тъй като работата на ф в Verilog дизайни.