Как бих могъл да получа на LUT ниво netlist Xilinx ISE?

[chifalcon]

Здравейте, имам нужда да конвертирате високо ниво проектиране до ниво LUT netlist, и след това да направят корекции по него. В една статия, авторът казва: "за превод стъпка генерира един netlist, Verilog които лесно могат да бъдат анализирани Тази netlist се състои на декларации на примитивни модули на устройството." Netlist е показан като следното: ********* ********************************* ... defparam LUT_37.INIT = 16'hC800; / / синтез на атрибут HU_SET на LUT_37 е "SLICE_37"; / / синтез на атрибут rloc на LUT_37 е "X0Y0", X_LUT4 LUT37 () ADR0 (N7, ADR1 (N4), ADR2.. (N3), ADR3 (N, O (n41); .... ******************************* *********** Търсих всички файлове в папката на проекта, но не този вид netlist, аз просто искам да знам как да получите този вид на netlist в Xilinx FPGA Благодаря много? !

 

[dcreddy1980]

Ако използвате ISE GUI, вие сте "Generate Пост-синтез симулационен модел" по "Синтез-XST". Ако използвате Unix, Вие имате netgen инструмент заедно със софтуер ISE. Команда ще бъдат: netgen-ofmt за Verilog X.ngc (Това ще генерира XV)