Какво трябва да се веригата Синтез

[spartanthewarrior]

Здравейте всички,

всеки орган може да ми каже, че долу

//------------------------
Винаги @ (posedge CLK)
започвам
а = 1'b1; (блокиране)
приключвам
//------------------------

Ще се генерира жичен или безжичен (Flip-Flop)

 

[vikas_lakhanpal27]

Флоп.Процесът или винаги блок, който работи на posedge или negedge на часовника се флопа.is always assigned to '1' the synthsizer can simply tie a
to '1'.Why to unnecessarily use a FLOP?

Също така в Ур случай,
че винаги е възложени '1 'на synthsizer може просто да се обвързват
'1'. Защо да се ненужно използване на флоп?Така ли е?

 

[spartanthewarrior]

Ще го синтезират Флоп или Wire.

 

[FVM]

.

А постоянна задача на сигнал (без едновременно задачи на целевата стойност на други места) ще синтезира нищо.

Код:

Винаги @ (posedge CLK)

започвам

а = б; (блокиране)

приключвам

 

[nikhilindia85]

Тя ще synh на Г-FF wih вход като 1.even че ф напишете блокиране на твърдение, WL синт от него asuming като неправителствена блокиране изявление