Какво & & & то е в Verilog ...

[cyhuang056]

Аз не разбирам & & & Verilog в ...
PLZ ми кажеш.
Какво означава това?
Благодарение ~

 

[rajsrikanth]

Условно проверки на времето (с помощта на & & & нотация) се извършва само ако
условие е вярно.

 

[Guest]

& & & Е Verilog 2001 оператор, но тя се използва само за timing_check_conditions в timing_check_events

 

[shiv_emf]

прави написа:

& & & Е Verilog 2001 оператор, но тя се използва само за timing_check_conditions в timing_check_events